ÇÁ·Î±×·¡¹Ö
ù ÆäÀÌÁö ·£´ý ±Û ȸ¿ø°¡ÀÔ ·Î±×ÀÎ
ºñ°ø°³ ¼Õ´Ô ¡¦ 2010-09-18 17:09:54
URL https://te31.com/rgr/view.php?id=study&no=684 ¸ð¹ÙÀÏ È­¸é
verilog pro ÄÚµù¿¡ ´ëÇÑ Áú¹®ÀÌ¿¡¿ä ..¤Ì¤Ì

nand gate¸¸À» ÀÌ¿ëÇÏ¿© ÄÚµùÇÏ·¡¿ä

nand gate delay´Â 10nsÀ̱¸¿ä..

±¸ÇÒ·Á°í ÇÏ´Â°Ô F=AB+CD¿¡¿ä

ºóÄ­ ä¿ì´Âµ¥ ¹¹°¡ ¹ºÁö ¸ð¸£°Ù¾î¿ä..



module stimcrct;
reg [3:0]D;
wire x;
my_FUNC cwd(D[3],D[2],D[1],D[0],x);
initial
  begin
   D=4`b1111;
                    repeat(16)
                    #10D=D+1`b1;
  
              end
endmodule

module my_FUNC(A,B,C,D,x);

input A,B,C,D;
output x;
ºóÄ­
endmodule

Àâ´ã | 1989¸íÀÌ Àоú¾î¿ä. 18.189.193.172

0
1 ºñ°ø°³ ¼Õ´Ô ¡¦ 2010-09-23 11:29:08
¿ÃÆäµµ ´õ·¯¿î °ø´ë¿´±¸³ª
´ñ±ÛÀ» ÀÛ¼ºÇÏ½Ç ¼ö ¾ø½À´Ï´Ù.
(±ÇÇÑÀÌ ¾ø´Â ȸ¿ø·¹º§)
¸ñ·ÏÀ¸·Î
¡â ÀÌÀü±Û: ±âÃÊȸȭ ¿µÀÛÁú¹®Á» µå¸±²²¿ä [3]
¡ä ´ÙÀ½±Û: µ¿°­ »ç±â ¸Ô¾ú´Âµ¥... [1]
ÀÌ¿ë¾à°ü | ±¤°í/Á¦ÈÞ | °³ÀÎÁ¤º¸Ãë±Þ¹æħ | ¹®ÀÇ/½Å°í | ¸ð¹ÙÀÏ TE31 | ¼­¹ö ºÎÇÏ : 8.75%
½Ç½Ã°£ Issue Ä¿¹Â´ÏƼ TE31 [¾ËÁö·Õ] ¨Ï 2002-2024
TOP arrow_upward